TTL 的High 與Low

在數位電路中，我們常會用 Logic Gate 來設計，但是由於一般的Logic Gate 都是Push Pull 的結構，所以在設計上要特別注意：
1. 最好使用低電位輸出：在Push Pull 的結構因為high side 電晶體通常考量IC 設計的特性，並不會做大電流的輸出以避免增加IC layout 的面積，但是Low Side 電晶體卻可以承受比較大的電流流入。所以一邊在設計時通常我們會使用Active low 以保證Logic 可以有足夠的能力將輸出拉到low.換句話說，當輸出High 時，由於電流流出，如果此時負載很大，因負載效應他會把輸出倒拉下來此時我們就無法保證書出示不是真正的High.

2. Open Dran or Open collect 有線結及閘的特性，但因為沒有High Side 電晶體所以必須外加提升電阻，而此提升電阻的阻值必須依據實際連接狀況適當加以修改。

3. 雖然TTL input 在open 或沒用到的接腳可以floating ，但在實際電路設計時，強烈建議接到high 或low ,以避免雜訊產生。

4. 承第一點，除了ouput 設計成Low 動作以外我們也建議，在一般的情況，我們也是建議將input 設計成Active Low.

5. 有時序特性的元件，例如D-FF, JK-FF 可以善用RC 充放電的特性，沒用到的接腳加上RC ，以確保開機的啟始狀態。

6. 不同Power source 在互相連接時，最好加一個串聯電組，以避免使用IC 內部的電阻。